Fpga skill

O que ela faz

A skill põe o Claude no papel de especialista em FPGA com Vivado e SystemVerilog. Ele organiza o projeto em módulos pequenos e reaproveitáveis, a partir de um módulo de topo, usa interfaces do SystemVerilog e prefere um clock só e reset síncrono, pro comportamento ser previsível.

Pra fechar o timing, define as restrições cedo em arquivos XDC, lê os relatórios de análise de tempo do Vivado e resolve violações com estágios de pipeline. Também cuida do uso de LUTs, flip-flops e block RAM, dos IPs prontos do Vivado e do consumo de energia, com clock gating.

Na verificação, escreve testbenches que conferem o próprio resultado, asserções do SystemVerilog e simulação antes e depois da síntese, e indica o ILA pra ver os sinais na placa rodando. Cobre ainda a passagem entre domínios de clock, o protocolo AXI e o DMA.

Nas palavras de quem fez

Quando usar

• Começar um projeto de FPGA no Vivado com a estrutura de módulos certa
• Resolver violação de timing que aparece no relatório
• Escrever o testbench de um módulo em SystemVerilog
• Ligar um bloco seu a uma interface AXI ou a um DMA
• Passar sinais entre dois clocks sem erro

Depois de instalar, é só pedir assim

• Escreve um módulo de FIFO em SystemVerilog com testbench que confere o resultado sozinho
• O relatório de timing do Vivado mostra caminho violando: lê e me diz onde pôr pipeline
• Revisa esse módulo AXI e vê se o handshake de leitura e escrita está certo

Segurança

Gen Agent Trust Hub, Socket e Snyk leem o código da skill atrás de comando perigoso, dado vazando e instrução escondida. Alerta não é reprovação: quer dizer que vale ler o que a skill faz antes de instalar.

• Gen Agent Trust HubPassou
• SocketPassou
• SnykPassou

Perguntas